1. 負(fù)責(zé)芯片的邏輯綜合，形式驗(yàn)證和靜態(tài)時(shí)序分析，跟進(jìn)后端反饋時(shí)序問題 ；

2.與前端工程師合作，開發(fā)SDC，制定DFT并執(zhí)行綜合和DFT過程 ；

3.和前端設(shè)計(jì)團(tuán)隊(duì)以及后端工程師緊密合作，全芯片SDC集成，并制定后端實(shí)現(xiàn)方案；

4.芯片級(jí)timing eco以及timing signoff驗(yàn)收, 產(chǎn)生SDF并協(xié)助驗(yàn)證團(tuán)隊(duì)進(jìn)行后仿工作； 

5.維護(hù)synthesis/formal/sta相關(guān)流程, 腳本自動(dòng)化，檢查各個(gè)階段輸出質(zhì)量,與質(zhì)量團(tuán)隊(duì)一起完成signoff； 

6.拉通前端設(shè)計(jì)團(tuán)隊(duì)協(xié)助后端工程師一起做好各種物理檢查及功耗分析 ；

7.熟悉常用ATGP pattern的產(chǎn)生  ；

8. 與后端工程師一起合作解決基于低功耗流程帶來(lái)的各種涉及到前端，后端的各種電源域相關(guān)物理問題。

1.本科及以上，5年以上相關(guān)工作經(jīng)驗(yàn)， 真正負(fù)責(zé)過量產(chǎn)芯片的前中端工作 ；

2. 精通Verilog語(yǔ)言，掌握綜合流程和方法，全芯片綜合以及靜態(tài)時(shí)序分析策略；

3. 熟悉Shell/TCL/Perl/Pytho程序； 

4. 具備實(shí)現(xiàn)Chip DFT的規(guī)劃能力，包括掃描、邊界掃描，MemBIST，MemRepair等，對(duì)常用的可測(cè)性設(shè)計(jì)方法如BIST, SCAN,JTAG and ATPG有深刻的理解； 

5. 掌握熟悉靜態(tài)時(shí)序分析和與后端一起進(jìn)行時(shí)序收斂的方法和策略 ；

6. 對(duì)于基于低功耗電源域的中后端流程有過產(chǎn)品級(jí)經(jīng)驗(yàn) ；

7. 熟悉Cadence系列后端工具為一個(gè)好的附加項(xiàng)。

1. 根據(jù)設(shè)計(jì)文檔定義驗(yàn)證計(jì)劃； 

2. 開發(fā)各種驗(yàn)證模型； 

3. 對(duì)MCU和RTL進(jìn)行共同驗(yàn)證，包括應(yīng)用軟件和固件的驗(yàn)證；

4. 開發(fā)模塊級(jí)的驗(yàn)證組件，并支持在模塊級(jí)及系統(tǒng)級(jí)驗(yàn)證的復(fù)用性； 

5. FPGA驗(yàn)證和芯片測(cè)試。

1. 電子工程學(xué)士或碩士學(xué)位，2-5年的ASIC/SoC驗(yàn)證經(jīng)驗(yàn)。有RTL設(shè)計(jì)/建模經(jīng)驗(yàn)者優(yōu)先；

2. 熟練使用UVM; 

3. 精通system Verilog 和各種Shell語(yǔ)言（Perl,csh,tcl,sh,etc）;

4. FPGA驗(yàn)證和芯片驗(yàn)證經(jīng)驗(yàn)者優(yōu)先； 

5. 精通AMBA AHB/AXI/APB 協(xié)議，熟悉各種常用外設(shè)，比如12C,UART,USB等；

6. 具有SoC系統(tǒng)設(shè)計(jì)驗(yàn)證經(jīng)驗(yàn)；

7. 熟悉微處理器，DSP指令集，以及如何將驅(qū)動(dòng)程序軟件集成到SoC系統(tǒng)中；

8. 熟悉HDL語(yǔ)言、仿真工具和測(cè)試平臺(tái)的設(shè)計(jì)，匯編語(yǔ)言和C或C++、腳本語(yǔ)言等。

1. 模塊級(jí)架構(gòu)定義與設(shè)計(jì)；

2. 撰寫設(shè)計(jì)規(guī)范和報(bào)告； 

3. 模塊級(jí)RTL實(shí)現(xiàn)； 

4. SoC集成； 

5. 系統(tǒng)和模塊級(jí)的仿真與驗(yàn)證；

6. 模塊級(jí)綜合及時(shí)序分析； 

7. 相關(guān)模塊的FPGA驗(yàn)證及芯片測(cè)試； 

8. 基于算法模型的規(guī)格及架構(gòu)定義。

1. 電子工程學(xué)士或碩士，有2-5年的數(shù)字化設(shè)計(jì)經(jīng)驗(yàn)； 

2. 扎實(shí)的數(shù)字模塊化設(shè)計(jì)知識(shí)（Data-path,Filters,FIFO.....）;

3. 熟練掌握Verilog RTL編碼，驗(yàn)證和調(diào)試；

4. SOC/FPGA 設(shè)計(jì)/驗(yàn)證 經(jīng)驗(yàn)； 

5. 有DFT工作經(jīng)驗(yàn)者優(yōu)先；

6. 熟悉System-Verilog 語(yǔ)言者優(yōu)先； 

7. 良好的溝通能力，團(tuán)隊(duì)合作精神，自我激勵(lì)。

1. SoC系統(tǒng)設(shè)計(jì)和集成中技術(shù)難題攻克及技術(shù)突破，不限于系統(tǒng)級(jí)模塊級(jí)仿真及驗(yàn)證、模塊級(jí)RTL實(shí)現(xiàn)、模塊FPGA驗(yàn)證及芯片測(cè)試等研發(fā)任務(wù)； 

2. 定義芯片規(guī)格和SoC架構(gòu)、模塊級(jí)架構(gòu)設(shè)計(jì)、基于算法模型的規(guī)格及架構(gòu)定義；

3. 根據(jù)產(chǎn)品需求評(píng)估和優(yōu)化芯片的性能、面積和功耗；

4. 指導(dǎo)團(tuán)隊(duì)完成功能驗(yàn)證、時(shí)序優(yōu)化、post-silicon的測(cè)試、產(chǎn)品的應(yīng)用導(dǎo)入和量產(chǎn)維護(hù) 。

1. 10年以上芯片設(shè)計(jì)經(jīng)驗(yàn)， 需具備chiplevel負(fù)責(zé)人主導(dǎo)芯片項(xiàng)目流片經(jīng)驗(yàn)； 

2. 熟悉通信協(xié)議及通信芯片IC的設(shè)計(jì)、生產(chǎn)、質(zhì)量控制、可靠性等相關(guān)知識(shí)，具有NB-IOT，CAT1產(chǎn)品開發(fā)經(jīng)驗(yàn)者優(yōu)先； 

3. 熟悉SoC架構(gòu)和頂層接口，能夠根據(jù)設(shè)計(jì)Spec進(jìn)行IP評(píng)估、設(shè)計(jì)實(shí)現(xiàn)以及頂層集成； 

4. Modem/STA/DFT之中任一能力項(xiàng)突出者優(yōu)先； 

5. 具備較強(qiáng)問題分析及推動(dòng)能力，技術(shù)方法論創(chuàng)新能力；

6. 具備成熟的項(xiàng)目統(tǒng)籌及風(fēng)險(xiǎn)預(yù)判能力，團(tuán)隊(duì)協(xié)作經(jīng)驗(yàn)優(yōu)秀，具備較強(qiáng)的耐力及毅力。 

1. 獨(dú)立完成版圖的設(shè)計(jì)，合理安排版圖布局布線；

2. 負(fù)責(zé)完成項(xiàng)目相關(guān)文檔的撰寫歸檔；

3. 完成部門leader交待的其他工作。

1. 本科及以上學(xué)歷，4-5年以上的版圖經(jīng)驗(yàn)，電子相關(guān)專業(yè)；

2. 熟悉模擬電路、集成電路工藝、晶體管原理，有模塊級(jí)經(jīng)驗(yàn)，包括射頻（LNA,Mixer,PA,PLL）模擬電路（AD,DA,filter,PMU），以及頂層經(jīng)驗(yàn)；

3. 工作積極主動(dòng)，具有良好的學(xué)習(xí)能力、溝通能力和團(tuán)隊(duì)合作精神。